Mentor 公司的 ModelSim 是优秀的 HDL 语言仿真软件,它能提供友好的仿真环境,是单内核支持 VHD L和 Verilog 混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk 技术、和单一内核仿真技术,编译的代码与平台无关,便于保护 IP 核,是 FPGA/ASIC 设计的首选仿真软件。
Modelsim除了可以对HDL进行编译,产生仿真波形之外,它还是一个很好的Debug工具。合理利用波形比较,dataflow等工具可以帮助用户快速跟踪错误点,完成仿真调试。
ModelSim 主要特点:
- RTL和门级优化,本地编译结构,编译仿真速度快,跨平台跨版本仿真;
- 单内核VHDL和Verilog混合仿真;
- 源代码模版和助手,项目管理;
- 集成了性能分析、波形比较、代码覆盖、数据流 ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能;
- C和Tcl / Tk接口,C调试;
- 对 SystemC 的直接支持,和HDL任意混合;
- 支持 SystemVerilog 的设计功能;
- 对系统级描述语言的最全面支持,SystemVerilog ,SystemC,PSL;
- 提供 ASIC Sign off;
- 可以单独或同时进行行为( behavioral )、RTL级、和门级(gate-level)的代码。